In arrivo i nuovi circuiti di Toshiba per l’elaborazione dei segnali misti digitali e analogici
Toshiba Corporation (TOKYO: 6502) ha annunciato in data odierna la creazione di nuovi circuiti per l’elaborazione dei segnali misti digitali e analogici nel dominio temporale potenzialmente in grado di sostituire l’elaborazione generica dei segnali digitali durante la correzione degli errori. La nuova tecnologia riduce del 38% il numero di gate dei decoder LDPC (low-density parity check = controllo di parità a bassa densità ) usati per la correzione degli errori nelle memorie flash NAND, offrendo a Toshiba una maggiore competitività sul fronte dei costi. I nuovi circuiti sono stati presentati in occasione della Conferenza Internazionale sui Circuiti a Stato Solido tenutasi a San Francisco il 20 febbraio 2013. Alla luce dei progressi sempre maggiori in termini di capacità , la correzione degli errori diventa più importante che mai nel garantire l’affidabilità delle memorie flash NAND. Il testo originale del presente annuncio, redatto nella lingua di partenza, è la versione ufficiale che fa fede. Le traduzioni sono offerte unicamente per comodità del lettore e devono rinviare al testo in lingua originale, che è l’unico giuridicamente valido.
Toshiba Semiconductor & Storage Products CompanyMegumi Genchi / Kunio Noguchi, +81-3-3457-3367semicon-NR-mailbox@ml.toshiba.co.jp